信號完整性是分析和緩解高速數(shù)字鏈路中噪聲、失真和損耗所帶來的負(fù)面影響的系統(tǒng)工程，是高速鏈路性能和系統(tǒng)級可靠性的重要保障。

然而如何保障電氣性能的完整卻是高速電路“攻城獅”的一大難題。熟練的“老鳥”們總能夠應(yīng)用信號完整性理論，合理地使用仿真和測試工具，快速地解決各種電路的問題。

今天我們就來跟大家聊聊這其中的工具，并提供手把手的視頻讓大家的技術(shù)“突飛猛進(jìn)”。

在高速數(shù)字信號傳輸中，通道指的是從發(fā)射端IO Buffer到接收端IO Buffer之間的電子路徑。它可能由芯片的封裝，PCB板上的走線，連接器和線纜組成。一個簡單的通道可以從發(fā)射端IO Buffer，PCB走線到接收端IO Buffer。 一個復(fù)雜的通道（例如背板）由圖1所示元件組成。

圖1. 一個大約20英寸長的通道

在進(jìn)行通道建模的時候

需要注意三個最重要的特性

 1．阻抗；2．損耗；3．延時或者相位 

阻抗取決于機(jī)械結(jié)構(gòu)，介電常數(shù)和金屬導(dǎo)電性。阻抗不匹配將造成多重反射，最終導(dǎo)致信號振鈴、過沖和下沖。

另外通道損耗對SERDES設(shè)計很關(guān)鍵，信號損失的主要原因是介電損耗和導(dǎo)體損耗，而這些損耗通常是依賴于頻率的。從而一個信道的頻帶寬度限制了其可通過的最大比特率。對于DDR來說，命令、地址和時鐘或DQ和DQS之間的相位差必須被很好的控制。

圖2. 一個通道中的不同元件

通道的元件可以用基于公式的傳輸線模型、電磁模型或者基于測量的模型建模。對于每個元件的建模正確與否取決于尺寸以及材料參數(shù)是否精確。元件模型準(zhǔn)確定義好之后，把這些元件級聯(lián)起來構(gòu)建一個完整的通道模型（如圖2所示），就可以通過TDR仿真來估計通道的阻抗和時延（如圖3所示）。通道的插入損耗可以通過S參數(shù)仿真估計（如圖4所示）。最終這些仿真結(jié)果將為“攻城獅”改善通道性能、支持更高速率傳輸提供調(diào)試優(yōu)化線索。

圖3.阻抗變化（左）和時延（右）

圖4. 插入損耗（左）和相位（右）

關(guān)鍵字：探針臺，晶圓探針臺，Cascade探針臺，去嵌測試

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